[据固态技术网站2017年8月16日报道] 所有芯片制造商都希望晶圆的每一部分都能得到有效利用变成性能优良的芯片。近些年来，虽然器件的特征尺寸越来越小、制造工艺越来越复杂，但工艺技术的进步使集成电路制造过程中晶圆的有效利用率得到了大幅提高，芯片制造商们的梦想已接近实现。由于化学、物理特性和热连续性的控制难度大，晶圆边缘（晶圆外侧大约10毫米左右的环形区域）成为目前晶圆表面良率待提升的最后一部分区域。
仔细观察就能发现，有10%以上的芯片都分布在晶圆的边缘。晶圆边缘对芯片生产良率的影响存在几方面的问题。首先，在所有的等离子体蚀刻反应器中，在晶圆的边缘都会产生静电的不连续现象，而由这种静电不连续性形成的电压梯度会使等离子体壳层弯曲，进而使等离子体成分（带电离子和电中性原子）发生改变，最终影响蚀刻结果、造成边缘处的工艺制程偏差。以3D NAND器件的制造为例，这种在晶圆边缘等离子条件的改变可造成蚀刻截面倾斜或不完全蚀刻的发生。除了影响蚀刻倾角外，边缘效应还会导致不均匀的临界尺寸（CD）或局部套刻（Local overlay）测量误差。
另一个挑战是由于工艺制程漂移造成的临界尺寸不均匀性和随时间推移而产生的选择性问题。为了解决这两个问题，芯片制造商通常会增加对反应室进行湿法清洗的次数使设备制程参数恢复到标准条件。然而，这样的处理方法极大地影响了生产效率，因为在对这些反应室进行维护的过程中，设备是无法进行生产的。此外，由于工艺制程的控制范围越来越窄，这种清洗维护会更加频繁，会增加很多额外的成本投入。
泛林半导体公司开发的全新Corvus技术可消除晶圆边缘不连续性、提升晶圆边缘良率。通过Corvus技术可对晶圆边缘处的等离子体壳层进行调节，产生恒定的、用户自定义的蚀刻速率和离子束角度。例如，相较于晶圆的其他部分，可单独将晶圆边缘的蚀刻速率调快或者调慢。在3D NAND器件的制造过程中，Corvus技术显现出最小化等离子体壳层漂移的能力，从而防止了在晶圆边缘处产生不利的蚀刻倾斜角。新技术可在晶圆边缘内1.5毫米的径向范围进行调节，从而实现对工艺制程偏差校正以提升良率。此外，采用Corvus技术，可使工艺制程中每一片晶圆的边缘条件相一致、最大化提升工艺良率，消除了原来传统工艺中经常发生的晶圆间的良率偏差问题。
Corvus技术不仅提升了单个晶圆内的制程均匀性性，而且还极大地减少了晶圆与晶圆间以及反应室与反应室间的制程偏差，并且解决了生产效率与生产良率之间的矛盾，增强了工艺的灵活度、节约了工艺生产成本。根据客户报告显示，采用Corvus技术后，芯片良率可获得0.5%～2%的提升，这对于每天要完成成千上万片晶圆产出的芯片制造商来说是十分巨大的一笔利益。此外，采用Corvus技术还能在较长的周期内使芯片生产良率稳定在一个较高的水平，从而极大地提高了生产效率、降低了整个Fab的运营成本。如，无需再频繁对反应室进行湿法清洗维护，从而使机台的生产利用率得以提高。全新的Corvus技术可应用于先进芯片图形化工艺、掩模蚀刻和其它具有挑战性的蚀刻制程当中，可减小临界尺寸、蚀刻轮廓或选择性偏差，提高生产效率。
全新Corvus技术是对泛林半导体公司的Hydra?
technology技术的补充。这两种先进的工艺制程控制技术的出现，对进一步减小晶圆内工艺偏差、提升芯片制造良率和下一代逻辑及存储器件的生产具有十分重要的意义。（工业和信息化部电子第一研究所
李铁成）
